中国科学院计算技术研究所研制出256核RISC-V处理器

随着芯片制造业面临提升处理器性能的新挑战，因不断增加晶体管密度变得愈发艰难，企业开始寻求替代策略，包括架构革新、扩大单片芯片尺寸、采用多芯片设计方案以及发展如 Cerebras WSE 系列那样的晶圆级芯片。

近期，中国科学院计算技术研究所的研究人员发布了一款基于 RISC-V 架构的创新性设计——一款拥有 256 核心的多芯片组合，并计划将其拓展至包含 1,600 核心的单片晶圆规模芯片。

据 The Next Platform 报导，中国科学院计算技术研究所的科研团队在最新一期《基础研究》期刊上公开了一项成果——名为“浙江大芯片”的256核多芯片计算平台。此芯片设计由16个包含16个RISC-V内核的小芯片构成，借助片上网络实现传统SMP方式的资源共享。每个小芯片备有多种芯片间的互联接口，能通过2.5D中介层与邻近的小芯片相接，有望扩展至包含100个（即1,600个内核）的小芯片 ** 。

据悉，“浙江大芯片”采纳Chiplet架构设计，并采用了22纳米制程技术。尽管尚未明确在中介层互联并在22纳米生产节点上制造出1,600核心组件的具体能耗，但得益于延迟能力的降低，预期将会显著改善功耗和性能表现。

文中还探讨了光刻技术和Chiplet架构的局限性，同时指出此类新型架构对未来计算需求所具备的巨大潜力，尤其是在构建百亿亿次超级计算机处理器方面，AMD和Intel正积极投入此类技术研发。

研究人员提出：“对于当前乃至未来的百亿亿次计算，我们认为分层Chiplet架构将成为一种强有力且灵活的解决方案。它由多个内核及带有分层互连的小芯片组成，在Chiplet内部，内核间的通讯依赖超低延迟互连，而在小芯片之间，则运用高级封装技术提供的低延迟互连，这有助于最大程度地降低高扩展性系统中的小芯片延迟和NUMA效应。”

与此同时，研究者提醒，采用多级内存层次结构可能为这类设备的编程带来复杂性问题。

论文描述：“内存层次结构包含了核心内存[缓存]、片内内存和片外内存。这三个层级在内存带宽、延迟、功耗和成本上各有差异。在分层Chiplet架构的设计概念里，多个核心通过交叉开关相连并共享缓存，形成pod结构，多个pod通过Chiplet内网络互联形成一个Chiplet，多个Chiplet再通过Chiplet间网络互连后连接到外部存储器。要充分发挥这一层次结构的优势，合理利用内存带宽以均衡不同计算层次的工作负载，就需要精心设计通信网络资源，从而确保Chiplet系统协同执行共享内存任务。”

此外，大芯片设计亦可结合光电计算、近内存计算和3D堆叠内存等先进技术。不过，论文并未详述具体实施这些技术的细节，也没有深入讨论在设计与构建如此复杂的系统时所面临的挑战。