imec为0.7nm技术节点推出双排CFET架构

12月7日，比利时微电子研究中心（imec）通过官网宣布，在近日的2024年IEEE 国际电子器件会议 （IEDM）上，其展示了一种基于 CFET 的新标准单元架构，其中包含两排 CFET，中间有一个共享的信号路由墙。

根据 imec 的设计技术协同优化 （DTCO） 研究，这种双排 CFET 架构的主要优点是简化了流程，并显著减少了逻辑和 SRAM 单元面积。与传统的单排 CFET 相比，新架构允许标准电池高度从 4T 降低到 3.5T。

半导体行业在制造（单片）CFET 器件方面取得了长足的进步，这些器件有望在逻辑技术路线图中取代全环绕栅极纳米片 （NSH）。当与用于供电和信号路由的背面技术相结合时，nFET 和 pFET 器件的堆叠有望在功率、性能和面积 （PPA） 方面带来优势。

然而，在电路层面，仍有几种选择可以将 CFET 集成到标准单元中，以维持或增强预期的 PPA 优势。特别具有挑战性的是中间线路 （MOL） 连接，即将源极/漏极和栅极触点连接到第一条金属线（背面和正面）并确保电源和信号从上到下的连接的互连。

通过比较标准单元架构的 DTCO 研究，imec 表明，双排 CFET 为 A7（7埃米,即0.7nm）逻辑节点提供了可制造性和面积效率之间的最佳权衡。这种新架构从基本单元开始，其中 CFET 的一侧针对电源连接进行了优化，包括将电源从背面输送到顶部设备的电源轨 （VSS） 和底部设备的直接背面连接。另一侧通过提供中间布线墙 （MRW） 来实现从上到下的连接，从而针对信号连接进行了优化。然后，通过镜像两个基本单元（具有两排堆叠器件）形成双排 CFET 标准单元，这两个基本单元共享相同的 MRW 以进行信号连接（参见图 1）。

△图1-(a)单行CFET 和(b)双行CFET的概念表示。触发器(D型触发器或DFF)的布局显示，当从单行过渡到双行CFET时，单元高度和面积减少了24nm (或12.5%)

imec DTCO 项目总监 Geert Hellings 表示：“我们的 DTCO 研究表明，每 3.7 FET 有一个共享 MRW 就足以构建逻辑和 SRAM 单元。与“经典”单排 CFET 相比，这使我们能够进一步将标准电池高度从 4 T 降低到 3.5T。这意味着 SRAM 单元的面积显著减少了 15%。与采用 A14 NSH 技术构建的 SRAM 相比，基于双排 CFET 的 SRAM 可实现超过 40% 的面积收缩，为 SRAM 提供了进一步的扩展路径。双排 CFET 还简化了工艺，因为两排 CFET 器件之间共享 MRW 沟槽。这样就无需额外的高纵横比过孔来连接顶部和底部器件（如有必要），从而降低了 MOL 处理的复杂性和成本。

“自 7nm 技术节点以来，除了传统的器件扩展外，通过 DTCO 进行的标准单元优化在节点到节点密度增加中提供了越来越大的份额，”Geert Hellings 补充道。“对于我们对 CFET 架构的 DTCO 研究，我们从未来 CFET 晶圆厂设想的工艺能力开始，以确保与行业相关的工艺流程（图 2）。此外，我们还通过在 imec 的 300 毫米洁净室中进行的技术概念验证来验证我们的虚拟晶圆厂概念。虚拟晶圆厂和真实试产线活动的结合是推进我们路线图的关键一步。”

△图2-用于构建双排CFET架构的虚拟流程。使用3D Coventor模拟的工艺流程从“虚拟"CFET晶圆厂的规格开始，预测未来的加工能力和设计裕度。放大图像代表了在imec的300毫米研发洁净室设施内制造的单片CFET技术演示器的TEM。

因此，同样在 IEDM 上，imec 实验展示了这种双排 CFET 架构的一个关键构建块：一个功能性单片 CFET，其背面直接接触底部 pMOS 器件的源极/漏极。这是通过 EUV 背面图案化实现的，该图案确保了密集的背面电源和信号布线，以及从正面创建的源极/漏极、背面接触和随后的背面金属层之间的紧密覆盖（<3nm 精度）（图 2）。